'8·7·6·3'…반도체업계, 나노 미세공정 개발 경쟁 '활활'

송고 2017.03.22 16:36 | 수정 2017.03.22 16:38
최다현 기자 (chdh0729@ebn.co.kr)

삼성전자, 10나노 및 7나노 기술 극대화 8·6나노 개발 계획

대만 TSMC, 미국 공장서 3나노 생산 로드맵 발표

엑시노스9.ⓒ삼성전자

반도체업계의 기술 리더십 확보를 위한 미세공정 개발 경쟁이 치열한 가운데 대만의 TSMC가 회로 선폭을 3나노까지 줄이겠다는 기술 로드맵을 발표했다.

22일 반도체업계에 따르면 삼성전자가 6나노 공정 기술 개발 계획을 언급한 가운데 대만의 TSMC는 3나노 공정을 기술 개발 계획에 포함시킨 것으로 나타났다.

'나노'앞에 붙는 숫자는 반도체 회로 선폭의 크기를 뜻한다. 숫자가 작을수록 첨단 공법으로 꼽힌다. 회로 선폭이 작을수록 웨이퍼 한장에서 더 많은 반도체를 생산할 수 있어 생산성은 높아지고 가격은 내려간다.

삼성전자는 오는 5월 열리는 '삼성 파운드리 포럼'에서 8나노와 6나노 기술 개발 로드맵을 발표할 예정이다. 8나노와 6나노 기술은 최신 10나노와 7나노로부터 모든 혁신을 물려받아 다양한 수요를 충족시키고 더 높은 가격 경쟁력을 갖추게 될 전망이다.

8나노 기술은 EUV를 사용하지 않고 10나노에서 얻은 노하우를 최대한 활용하며 6나노는 노광장비를 활용한 7나노의 기술에서 한층 더 발전한 단계로 꼽힌다.

핀펫공정의 구조.ⓒ삼성전자

삼성전자는 현재 1세대 10나노 핀펫 공정을 적용한 반도체 양산을 시작한 단계다. 퀄컴의 최신 모바일 AP인 '스냅드래곤 835'나 삼성전자의 '엑시노스9'가 삼성의 10나노 핀펫 공정이 적용된 제품이다. 1세대에 이어 2세대와 3세대 제품인 LPP, LPU는 각각 올해 말과 내년 중 양산에 들어갈 예정이다.

앞서 삼성전자는 지난달 미국 샌프란시스코에서 열린 국제반도체기술학회에서 7나노 공정을 적용한 S램을 발표했다. 삼성전자의 7나노 S램은 극자외선노광장비(EUV)를 이용한다는 계획이다.

7나노 제품을 놓고 경쟁을 벌이고 있는 대만의 TSMC도 기존 입장을 철회하고 극자외선노광장비를 이용하는 방향으로 선회했다. TSMC는 1분기 중 10나노 핀펫 공정을 적용한 반도체를 양산하며 7나노 공정은 내년, 5나노 공정은 2019년 하반기까지 양산에 들어간다는 일정을 공개했다.

TSMC는 이에 그치지 않고 미국에 3나노 핀펫 공정을 적용한 웨이퍼 라인 설립을 검토 중이다. 투입되는 자금만 5000억 대만달러(약 18조원)에 달한다. 해당 공장에서는 5년 뒤인 2022년부터 3나노 반도체를 양산한다는 게 TSMC의 목표다.

그러나 TSMC는 현존하는 장비로는 생산이 불가능에 가까운 '3나노'까지 기술 개발 로드맵에 포함시켰다. 때문에 업계 일각에서는 TSMC가 미국의 공장 설립 요구에 부응하기 위해 무리한 전략을 내놓은 것 아니냐는 해석도 나온다.

업계 관계자는 "반도체 선폭을 줄이는 미세화는 반도체업계에서 기술 리더십을 확보하는 것으로 향후 퀄컴 등 AP를 공급하는 데 중요한 역할을 한다"며 "그러나 미세화 공정이 한계에 다다르고 있어 EUV 등 신형 장비가 핵심"이라고 말했다.

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